Atualizando leaf

Author: JN513

config/leaf.json

@@ -50,7 +50,7 @@
     ],
     "include_dirs": [],
     "repository": "https://github.com/daniel-santos-7/leaf",
-    "top_module": "core",
+    "top_module": "leaf",
     "extra_flags": [],
     "language_version": "08",
     "march": "rv32i",

rtl/kronos.sv

@@ -165,7 +165,7 @@ kronos_core #(
     .data_addr      (data_mem_addr),
     .data_rd_data   (data_mem),
     .data_wr_data   (data_mem_data_out),
-    .data_mask      (),
+    .data_mask      (data_mem_wstrb),
     .data_wr_en     (data_mem_we),
     .data_req       (data_mem_stb),
     .data_ack       (data_ack),

rtl/leaf.sv

@@ -4,7 +4,7 @@
 `include "processor_ci_defines.vh"
 `endif
 
-`define ENABLE_SECOND_MEMORY 1 // Habilita o segundo barramento de memória
+//`define ENABLE_SECOND_MEMORY 1 // Habilita o segundo barramento de memória
 
 module processorci_top (
     input logic sys_clk, // Clock de sistema
@@ -140,7 +140,7 @@ Controller #(
 // Core space
 
 logic read_en, write_en;
-
+/*
 core #(
     .RESET_ADDR(32'h0)
 ) u_dut (
@@ -155,13 +155,30 @@ core #(
     .dmrd_en    (read_en),
     .dmwr_en    (write_en),
     .dmrw_addr  (data_mem_addr),
-    .dm_byte_en (), // mask
+    .dm_byte_en (data_mem_wstrb), // mask
 
     .ex_irq     (0),
     .sw_irq     (0),
     .tm_irq     (0)
 );
+*/
+
+leaf u_leaf (
+  .clk_i  (clk_core),       // Clock de entrada
+  .rst_i  (rst_core),       // Reset de entrada
+  .ack_i  (core_ack),       // Acknowledgment de entrada
+  .dat_i  (core_data_in),    // Dados de entrada
+
+  .cyc_o  (core_cyc),       // Ciclo de saída
+  .stb_o  (core_stb),       // Strobe de saída
+  .we_o   (core_we),        // Write enable de saída
+  .sel_o  (core_wstrb),       // Seleção de byte de saída
+  .adr_o  (core_addr),       // Endereço de saída
+  .dat_o  (core_data_out)    // Dados de saída
+);
 
+
+/*
 assign core_cyc = 1'b1; // Always active for now
 assign core_stb = core_cyc;
 assign core_we  = 1'b0; // Always read for now
@@ -170,5 +187,5 @@ assign core_data_out = 32'h0; // No data to write
 assign data_mem_we = write_en;
 assign data_mem_cyc = read_en | write_en;
 assign data_mem_stb = data_mem_cyc;
-
+*/
 endmodule

simulate.py

@@ -13,41 +13,53 @@
 BUILD_DIR = BASE_DIR / "build"
 PROCESSADOR_BASE = Path("/eda/processadores")
 
-def analyze_all_vhdl_files(vhdl_files):
-    """Analisar todos os arquivos VHDL de uma vez."""
-    print(f"[INFO] Analisando arquivos VHDL:")
-    for f in vhdl_files:
-        print(f"  {f}")
-    cmd = ["ghdl", "-a", *map(str, vhdl_files)]
+def run_ghdl_import(cpu_name, vhdl_files):
+    """Importar todos os arquivos VHDL com GHDL -i."""
+    print("[INFO] Importando arquivos VHDL com GHDL (-i)...")
+    cmd = [
+        "ghdl", "-i", "--std=08",
+        f"--work={cpu_name}",
+        f"--workdir={BUILD_DIR}",
+        f"-P{BUILD_DIR}"
+    ] + list(map(str, vhdl_files))
     print(f"[CMD] {' '.join(cmd)}")
     subprocess.run(cmd, check=True)
 
-def synthesize_vhdl_entity(entity_name, output_file):
-    """Sintetizar a entidade principal para Verilog."""
-    print(f"[INFO] Sintetizando entidade VHDL: {entity_name}")
+def run_ghdl_elaborate(cpu_name, top_module):
+    """Elaborar com GHDL -m."""
+    print("[INFO] Elaborando projeto com GHDL (-m)...")
     cmd = [
-        "ghdl", "--synth", entity_name,
-        "--out=verilog", "-o", str(output_file)
+        "ghdl", "-m", "--std=08",
+        f"--work={cpu_name}",
+        f"--workdir={BUILD_DIR}",
+        f"-P{BUILD_DIR}",
+        f"{top_module}"
     ]
     print(f"[CMD] {' '.join(cmd)}")
     subprocess.run(cmd, check=True)
 
+def synthesize_to_verilog(cpu_name, output_file, top_module):
+    """Sintetizar o VHDL com GHDL para Verilog."""
+    print(f"[INFO] Sintetizando {cpu_name} para Verilog...")
+    cmd = [
+        "ghdl", "synth", "--latches", "--std=08",
+        f"--work={cpu_name}",
+        f"--workdir={BUILD_DIR}",
+        f"-P{BUILD_DIR}",
+        "--out=verilog", top_module
+    ]
+    print(f"[CMD] {' '.join(cmd)} > {output_file}")
+    with open(output_file, "w") as f:
+        subprocess.run(cmd, stdout=f, check=True)
+
 def main():
     if len(sys.argv) != 2:
         print("Uso: simulate.py <nome_do_processador>")
         sys.exit(1)
 
     cpu_name = sys.argv[1]
 
-    # Mensagens informativas
-    print("[INFO] Iniciando simulação do processador...")
-    print("[INFO] Processador:", cpu_name)
-    print("[INFO] Diretório base:", BASE_DIR)
-    print("[INFO] Diretório RTL:", RTL_DIR)
-    print("[INFO] Diretório de configuração:", CONFIG_DIR)
-    print("[INFO] Diretório interno:", INTERNAL_DIR)
-    print("[INFO] Diretório de build:", BUILD_DIR)
-    print("[INFO] Verificando arquivos...")
+    print("[INFO] Iniciando simulação do processador:", cpu_name)
 
     config_file = CONFIG_DIR / f"{cpu_name}.json"
     top_module_file = RTL_DIR / f"{cpu_name}.sv"
@@ -57,16 +69,16 @@ def main():
         sys.exit(1)
 
     if not top_module_file.exists():
-        print(f"[ERRO] Top module do processador não encontrado: {top_module_file}")
+        print(f"[ERRO] Top module não encontrado: {top_module_file}")
         sys.exit(1)
 
     with open(config_file) as f:
         config = json.load(f)
 
     file_list = config.get("files", [])
     include_dirs = config.get("include_dirs", [])
+    top_module = config.get("top_module", cpu_name)
 
-    # Separar arquivos VHDL e outros
     vhdl_files = []
     other_files = []
 
@@ -75,35 +87,31 @@ def main():
         if not src_file.exists():
             print(f"[AVISO] Arquivo não encontrado: {src_file}")
             continue
-
         if src_file.suffix.lower() in [".vhdl", ".vhd"]:
             vhdl_files.append(src_file)
         else:
             other_files.append(str(src_file))
 
-    # Analisa todos os arquivos VHDL juntos (na ordem que apareceram)
     if vhdl_files:
-        analyze_all_vhdl_files(vhdl_files)
-        # Supondo que o nome da entidade VHDL principal é igual ao nome do processador
-        verilog_output = PROCESSADOR_BASE / cpu_name / f"{cpu_name}.v"
-        synthesize_vhdl_entity(cpu_name, verilog_output)
+        BUILD_DIR.mkdir(exist_ok=True)
+        run_ghdl_import(cpu_name, vhdl_files)
+        run_ghdl_elaborate(cpu_name, top_module)
+
+        verilog_output = BUILD_DIR / f"{cpu_name}.v"
+        synthesize_to_verilog(cpu_name, verilog_output, top_module)
         other_files.append(str(verilog_output))
 
-    # Adiciona tops e arquivos fixos
     other_files.append(str(top_module_file))
-    other_files.append(str(INTERNAL_DIR / "verification_top.sv"))
-    other_files.append(str(INTERNAL_DIR / "memory.sv"))
-    other_files.append(str(INTERNAL_DIR / "axi4_to_wishbone.sv"))
-    other_files.append(str(INTERNAL_DIR / "axi4lite_to_wishbone.sv"))
-    other_files.append(str(INTERNAL_DIR / "ahblite_to_wishbone.sv"))
-
-    # Prepara diretório de build
-    BUILD_DIR.mkdir(exist_ok=True)
+    other_files += [
+        str(INTERNAL_DIR / "verification_top.sv"),
+        str(INTERNAL_DIR / "memory.sv"),
+        str(INTERNAL_DIR / "axi4_to_wishbone.sv"),
+        str(INTERNAL_DIR / "axi4lite_to_wishbone.sv"),
+        str(INTERNAL_DIR / "ahblite_to_wishbone.sv")
+    ]
 
-    # Monta lista de -I para include_dirs
     include_flags = []
     for inc_dir in include_dirs:
-        # Monta caminho absoluto dos include dirs
         inc_path = PROCESSADOR_BASE / cpu_name / inc_dir
         if inc_path.exists():
             include_flags.append(f"-I{inc_path}")
@@ -112,9 +120,7 @@ def main():
 
     verilator_cmd = [
         "verilator", "--cc", "--exe", "--build",
-        "--trace",  # habilita trace
-        "-Wno-fatal",
-        "-DSIMULATION",
+        "--trace", "-Wno-fatal", "-DSIMULATION",
         "--top-module", "verification_top",
         str(INTERNAL_DIR / "soc_main.cpp"),
         *include_flags,
@@ -123,12 +129,11 @@ def main():
     ]
 
     print(f"[CMD] {' '.join(verilator_cmd)}")
-    print("[INFO] Rodando Verilator...")
     subprocess.run(verilator_cmd, check=True, cwd=BUILD_DIR)
 
     sim_executable = BUILD_DIR / "obj_dir" / "Vverification_top"
     if sim_executable.exists():
-        print("[INFO] Iniciando simulação...")
+        print("[INFO] Executando simulação...")
         subprocess.run([str(sim_executable)], check=True)
     else:
         print("[ERRO] Executável de simulação não encontrado.")